hteo bih da mi neko objasni ali ne povrsno nego detaljnije zasto amd cpu ima malo kesa,koja je razlika izmedju amd cpu i intel cpu,mislim na nacin rada i arhitekturu samog cpu
jer niko iz bezbedonosnih razloga ne zan svaki deo, jedan tim radi samo TLB, drugi samo ALU, treci FPU, cetvrti PipeLine, peti PredictionCache, sesti VM, sedmi REG....ali osnove mogu, konkretne razlike ne, jer svi oni u neku ruku koristi istu bazu pa je gotovo nemoguce napamet reci ko koristi koju tehniku i logicku podlogu...
CPU se `sastoji` iz 2 celine: arhitekture i oraginzacije. Arhitektura podrazumeva logicko projektovanje podsistema a organizacija njegovo projetovanje do nultog nivoa: ozicena realizacija, skevencijalne i prekidacke mreze, integracija...Svaka firma ima svoju filozofiju. U zavisnosti od serije koriste se neke nove tehnike koje bi zamenile stare ili se pak one sto su se pokazale losim izbacuju. Nije poenta samo u velicini visenivovoskog cache-a vec i u logici na koji nacin se on exploatise. Bitne jedinice poput TLB-a (Translation Lookaside Buffer) koji se ticu memory management-a, pipeline i predikcioni kes koji se ticu obrade instrukcija su vazne za pripremu podataka koje ce se pohranjivati u kesu. Kes L1 je uglavnom kes instrukcija, dok je L2 prefetch kes za podatke. Ako imas dugacak pipeline podeljen u 5+ faza (cak i preko 20 pa dolazi do preklapanja instrukcija u polutaktu za svaku fazu, prva inst. prednjaci za pola clocka narednoj, faze: dohvatanja, dekodovanja...obrade instrukcija) i jako dobar predikcioni mehanizam koji na osnovu nekog `AI` algoritma ocenjuje koja ce se naredna (sekvencijalna) instrukcija izvrsiti onda ces imati mnogo HIT-ova (pogodaka) a malo MISS-ova (promasaja) i takav sklop ce biti vrlo efikasan i brz. Ako pak imas los predikcioni mehanizam imaces u pipeline-u u nekim slucajevima gro instrukcija koje su pogresno ucitane (trebala je npr. da se nafiluje sa i+j a nafilovan je sa i+k (jk) instrukcijom koda koji se obradjuje) i zatim kada se generisala greska u okviru jedne od faza dolazi do `ispiranja cevovoda` tzv. flush pipeline i tu dolazi do gubitaka clockova i vremena. Pored toga tu su i mnogobrojni registry koji cuvaju sve sracunate podatke a kojima mogu biti pridruzene mini ALU-i koji bi vrsili bazicne intiger operacije pa bi registar imao gotov medjurezultat koji bi main ALU/FPU jedinica koristila odmah bez dodatne obrade...dakle, radi se o setovima tehnika koje na razne nacine ubrzavaju proracune, prave manje gresaka a samim tim i pricosor ne pravi nepotrebne i prazne taktove...
sto vise znam o procesorima, sve mi je manje jasno kako uopste bilo sta uspevaju da urade... kolko tu ima preslikavanja i dovlacenja podataka i trista cuda... inace MACHIN, moram da te ispravim, nije L1 kes instrukcija, vec je podeljen na dva kesa, kes instrukcija i kes podataka...najcesce je velicine 64k i podenljen je na 32k instrukcija i 32k podataka...za L2 vec ne znam kako to ide...ali uglavnom se ide na to da se podaci odvajaju od instrukcija...
Broj postavljenih tema: 60355. Broj poslatih odgovora: 647005. Trenutno niste prijavljeni na PC Berzu i zbog toga imate status 'gosta'. Kao gost ne možete da šaljete poruke na Forum. Ako ste registrovani kao član PC Berze, prijavite se. Ako ste novi korisnik, molimo registrujte se da bi dobili mogućnost aktivnog učešća u radu Foruma.
